Традиційно масив пам'яті SRAM у складі процесорів займає пристойну площу (як правило, для кеш-пам'яті перших трьох рівнів). Його складно зменшити, оскільки кожна комірка SRAM містить до шести транзисторів. Пам'ять SRAM повинна бути максимально продуктивною і, тому, спирається на логіку, а не на заряд в конденсаторі, як звичайна пам'ять DRAM. Все це також створює проблеми з масштабуванням комірки SRAM при переході на більш дрібні технологічні норми виробництва. Нові техпроцеси, до речі, завжди починають випробовувати з випуску масивів SRAM. Якщо це виходить, то потім переходять до досвідченого випуску процесорної логіки.
На сьогодні найменшим осередком SRAM могла похвалитися компанія Samsung. За цим параметром вона обігнала компанію Intel. Як ми повідомляли, Samsung представила 6-транзисторний осередок SRAM площею 0,026 мкм2. Для випуску 256-Мбіт масиву дослідної пам'яті був використаний 7-нм техпроцес Samsung 7LPP з частковим використанням EUV-сканерів. Через кілька місяців цей техпроцес буде запущений в комерційних масштабах. Випустити комірку SRAM ще меншої площі зуміли бельгійський центр розробок Imec і стартап Unisantis. Нехай вас не бентежить згадка стартапу. Головним технологом і директором компанії Unisantis є винахідник NAND-флеш Фудзіо Масуока (Fujio Masuoka). Свого часу він навіть отримав за це нагороду європейського рівня Economist Awards.
Компанія Unisantis і Imec створили 6-транзистрну структуру осередку SRAM площею не більше 0,0205 мкм2. Для цього розробники відмовилися від горизонтальних транзисторних структур типу FinFET (вертикальні ребра каналів, оточені затворами з трьох сторін) і створили вертикальні транзисторні канали у вигляді колон, повністю оточені затворами (SGT, Surrounding Gate Transistor). Це один з різновидів кільцевих або охоплюючих затворів GAA (Gate-All-Around). Компанія Samsung, наприклад, почне використовувати подібні затвори в 2021 році при переході на 3-нм техпроцес. Центр Imec і Unisantis розробили технологію SGT для випуску SRAM з техпроцесом 5 нм. Простіше кажучи, партнери пропонують почати ущільнювати SRAM вже через рік або два.
Перехід з горизонтальних структур на вертикальні колони транзисторних каналів дозволить знизити площу масивів SRAM на 20-30%. Продемонстрований зразок, наприклад, показав зменшення площі масиву на 24%. Якщо для випуску «колоновидної» SRAM використовувати EUV-літографію, то за рахунок зниження циклів обробки пластин вартість виробництва вертикальних каналів виявиться такою ж, як і каналів FinFET. При цьому вертикальні канали SGT забезпечать менші токові витоки і кращу стабільність параметрів транзисторів, а також усунуть проблему подальшого зниження масштабу. Єдиним недоліком SGT структур може вважатися їх недостатня продуктивність для використання в логічних елементах (за струмовими характеристиками SGT приблизно втричі гірше FinFET). Але це не заважає SGT структурам ідеально підходити для виробництва DRAM, SRAM і NAND.
